[1]贾亚娟,王亚亚.改进型Logistic 沌序列发生器的设计与实现[J].机械与电子,2019,(04):22-27.
　.Design and Implementation of an Improved Logistic Chaotic Sequence Generator[J].Machinery & Electronics,2019,(04):22-27.
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改进型Logistic 沌序列发生器的设计与实现()
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机械与电子[ISSN:1001-2257/CN:52-1052/TH]

卷:
期数:
2019年04期
页码:
22-27
栏目:
设计与研究
出版日期:
2019-04-24

文章信息/Info

Title:
Design and Implementation of  an Improved Logistic Chaotic Sequence Generator
文章编号:
１００１- ２２５７（２０１９）０４- ００２２- ０６
作者:
贾亚娟; 王亚亚
西安交通工程学院，陕西 西安 ７１０３００
Author(s):
ＪＩＡＹａｊｕａｎ; ＷＡＮＧＹａｙａ
Ｘｉ’ａｎＴｒａｆｆｉｃＥｎｇｉｎｅｅｒｉｎｇＩｎｓｔｉｔｕｔｅ，Ｘｉ’ａｎ７１０３００，Ｃｈｉｎａ
关键词:
扩频通信; Ｌｏｇｉｓｔｉｃ; 混沌序列; ＶｅｒｉｌｏｇＨＤＬ; ＦＰＧＡ
Keywords:
ｓｐｒｅａｄｓｐｅｃｔｒｕｍｃｏｍｍｕｎｉｃａｔｉｏｎ; Ｌｏｇｉｓｔｉｃ; ｃｈａｏｔｉｃｓｅｑｕｅｎｃｅ; ＶｅｒｉｌｏｇＨＤＬ; ＦＰＧＡ
分类号:
ＴＰ３９１.３；ＴＮ７９１
文献标志码:
A
摘要:
：针对透地扩频通信中的 Ｌｏｇｉｓｔｉｃ混沌序列发生器占用资源高、设计复杂的问题，设计了一种基于改进型Ｌｏｇｉｓｔｉｃ的混沌序列发生器，采用 ＶｅｒｉｌｏｇＨＤＬ语言直接进行硬件逻辑设计以节省系统资源占用，采用全并行的计算方式使混沌序列输出频率能达到系统时钟级别，以模块化编程思想完成了发生器以及测试模块的搭建。测试结果表明，该设计占用资源少，仅占用３５６个逻辑单元；混沌序列的输出速率可达到２００ＭＨｚ；在 ＤＥ０ ＮａｎｏＦＰＧＡ 开发平台上板级验证，且输出序列的相关性能及测试统计结果均能满足混沌序列的要求。
Abstract:
ＡｉｍｉｎｇａｔｔｈｅｈｉｇｈｒｅｓｏｕｒｃｅｏｃｃｕｐａｔｉｏｎａｎｄｃｏｍｐｌｅｘｄｅｓｉｇｎｏｆＬｏｇｉｓｔｉｃｃｈａｏｔｉｃｓｅｑｕｅｎｃｅｇｅｎｅｒａｔｏｒｉｎｔｈｅｇｒｏｕｎｄ ｐｅｎｅｔｒａｔｉｎｇｓｐｒｅａｄｓｐｅｃｔｒｕｍｃｏｍｍｕｎｉｃａｔｉｏｎ，ａｃｈａｏｔｉｃｓｅｑｕｅｎｃｅｇｅｎｅｒａｔｏｒｂａｓｅｄｏｎｉｍｐｒｏｖｅｄＬｏｇｉｓｔｉｃｗａｓｄｅｓｉｇｎｅｄ．ＴｈｅＶｅｒｉｌｏｇＨＤＬｌａｎｇｕａｇｅｗａｓｕｓｅｄｔｏｄｉｒｅｃｔｌｙｄｅｓｉｇｎｔｈｅｈａｒｄｗａｒｅｌｏｇｉｃ
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参考文献/References:

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备注/Memo

备注/Memo:
收稿日期：２０１８- １１- ０８
基金项目：陕西省教育厅科研计划项目（１６ＪＫ２１０３）
作者简介：贾亚娟 （１９８４－），女，陕西西安人，硕士，讲师，主要研究方向为通信、自动控制；王亚亚 （１９８７－），女，陕西西安人，硕士，讲师，研究方向为无线通信、计算机控制。
更新日期/Last Update: 2019-10-28